Carga el archivo de constrains de la Nexys A7
En este video te mostramos cómo llevar un diseño digital desde la descripción RTL hasta la programación de una FPGA […]
Verilog
Verilog
Crea tu primer diseño en Verilog para la Nexys A7
En este video te mostramos cómo llevar un diseño digital desde la descripción RTL hasta la programación de una FPGA
Verilog
Conoce la interfaz gráfica del entorno de desarrollo Vivado
En este video te mostramos cómo navegar por la interfaz del entorno de desarrollo Xilinx Vivado, con un enfoque práctico
Verilog
Aprende como crear un nuevo proyecto en Vivado para la Nexys A7
En este video aprenderás cómo configurar un proyecto en Xilinx Vivado, preparar tu entorno de desarrollo y estructurar correctamente un
Verilog
Ejercicio 6 – Sumador de 4 bits utilizando una arquitectura de acarreo anticipado (Carry Lookahead Adder, CLA)
¿Qué vamos a construir y para qué sirve? En este ejercicio se implementa un sumador de 4 bits utilizando una
Lógica Combinacional, Verilog
Ejercicio 5 – Sumador de 4 bits con acarreo en cascada (Ripple Carry Adder)
¿Qué vamos a construir y para qué sirve? En este ejercicio se implementa un sumador de 4 bits utilizando una
Lógica Combinacional, Verilog
Ejercicio 4 – Sumador completo en Verilog: comparación estructural y comportamental
¿Qué vamos a construir y para qué sirve? En este ejercicio se implementa un sumador completo (full adder) de un
Lógica Combinacional, Verilog
Ejercicio 3 – Medio sumador en Verilog: diseño estructural vs comportamental
¿Qué vamos a construir y para qué sirve? En este ejercicio se diseña un medio sumador (half adder), un circuito
Lógica Combinacional, Verilog
Ejercicio 2 – Puertas lógicas y jerarquía de diseño en Verilog (Nexys A7)
¿Qué vamos a construir y para qué sirve? En este ejercicio se desarrolla un módulo de nivel superior llamado top_puertas,
Lógica Combinacional, Verilog
Ejercicio 1 – Inversor lógico en Verilog: primer paso con simulación y testbench
¿Qué vamos a construir y para qué sirve? En este ejercicio se implementa un inversor lógico (NOT) en Verilog HDL,