Ejercicio 3 – Medio sumador en Verilog: diseño estructural vs comportamental
¿Qué vamos a construir y para qué sirve? En este ejercicio se diseña un medio sumador (half adder), un circuito […]
Lógica Combinacional, Verilog
Verilog
Lógica Combinacional, Verilog
Ejercicio 2 – Puertas lógicas y jerarquía de diseño en Verilog (Nexys A7)
¿Qué vamos a construir y para qué sirve? En este ejercicio se desarrolla un módulo de nivel superior llamado top_puertas,
Lógica Combinacional, Verilog
Ejercicio 1 – Inversor lógico en Verilog: primer paso con simulación y testbench
¿Qué vamos a construir y para qué sirve? En este ejercicio se implementa un inversor lógico (NOT) en Verilog HDL,
Lógica Combinacional, Verilog
Ejercicio 0 – Primer contacto con Verilog HDL en FPGA (Nexys A7)
Ejercicio 0 – Primer contacto con Verilog HDL en FPGA (Nexys A7) ¿Qué vamos a construir y para qué sirve?