Lógica Combinacional Ejercicio 0 – Primer contacto con Verilog HDL en FPGA (Nexys A7) Ejercicio 1 – Inversor lógico en Verilog: primer paso con simulación y testbench Ejercicio 2 – Puertas lógicas y jerarquía de diseño en Verilog (Nexys A7) Ejercicio 3 – Medio sumador en Verilog: diseño estructural vs comportamental Ejercicio 4 – Sumador completo en Verilog: comparación estructural y comportamental Ejercicio 5 – Sumador de 4 bits con acarreo en cascada (Ripple Carry Adder) Ejercicio 6 – Sumador de 4 bits utilizando una arquitectura de acarreo anticipado (Carry Lookahead Adder, CLA)
